Design and characterisation of a CMOS VLSI self-timed multiplier architecture based on a bit-level pipelined-array structure

  1. Acosta, A.J.
  2. Jiménez, R.
  3. Barriga, A.
  4. Bellido, M.J.
  5. Valencia, M.
  6. Huertas, J.L.
Aldizkaria:
IEE Proceedings: Circuits, Devices and Systems

ISSN: 1350-2409

Argitalpen urtea: 1998

Alea: 145

Zenbakia: 4

Orrialdeak: 247-253

Mota: Artikulua

DOI: 10.1049/IP-CDS:19982125 GOOGLE SCHOLAR

Garapen Iraunkorreko Helburuak

Datuen iturria: Scopus